BlockBeats 消息，6 月 23 日，分析师 Damnang 在 6 月 22 日发布的文章中称，JEDEC 新发布的 SPHBM4 标准，并不是让 DRAM 本身变得更快、更大或更便宜，而是改变 HBM 与 GPU 的连接方式。传统 HBM4 需要通过硅中介层连接 GPU，而 SPHBM4 试图让 HBM 绕过硅中介层，直接连接到有机封装基板。

SPHBM4 的技术核心，是复用 HBM4 的 DRAM 堆叠，只重新设计最底部的 base die。传统 HBM4 拥有 2048 个数据信号引脚，必须依赖硅中介层处理极密的连接间距；SPHBM4 则把引脚数量降至 512 个，并通过 4:1 串行化把单针速度提高四倍，从而在理论上维持接近 HBM4 的总带宽。

Damnang 认为，这项标准的关键不在于「便宜 HBM」，而在于释放先进封装产能。HBM 固然昂贵且紧缺，但在 AI 加速器出货中，硅中介层和 CoWoS 同样是重要瓶颈。如果 HBM 不再占用中介层面积，同样的中介层晶圆产能就可能支持更多封装出货。

文章估算，在高端 AI 加速器中，HBM 占用的硅中介层面积可能接近一半。若这部分面积被移出，单片晶圆可支持的封装数量理论上可能提升至 1.5 到 2 倍。不过，实际效果仍取决于采用率、良率、产品配置以及剩余 GPU 侧中介层面积。

因此，SPHBM4 真正释放的是产能，而不是单颗芯片成本。即使类似技术能节省 22% 至 40% 的封装成本，放到整颗 AI 加速器总成本中，也只是个位数百分比。相比每颗芯片节省数百美元，更重要的是出货瓶颈被打开后，GPU 和 ASIC 产量可能提升。

受益者也未必直观。短期看，即便某家云厂商或芯片公司率先采用 SPHBM4，释放出的 CoWoS 产能也可能被台积电重新分配给排队客户，而最有能力吸收新增产能的仍可能是英伟达。对云厂商自研 ASIC 来说，SPHBM4 的价值则更偏长期：减少对大面积硅中介层的依赖，提高设计和出货自由度。

产业链价值也会随之移动。Damnang 称，SPHBM4 会把技术负担从基板和硅中介层，转移到 base die 的高速逻辑设计。因为单针速度提高后，PHY、SerDes、时钟恢复、均衡和纠错电路都会变得更重要。HBM 竞争的重心，可能从「谁能堆得更高」转向「谁能把底层逻辑做得更好」。

公司层面，三星因同时具备存储、先进逻辑制程和封装能力，拥有垂直整合优势；SK 海力士和美光则更依赖台积电先进节点实现复杂 base die；台积电即使面临中介层面积缩小，也仍掌握 CoWoS 和 base die 代工；英特尔则凭借 EMIB、高速互联和先进封装能力，成为潜在变量。

不过，SPHBM4 目前仍处于「标准发布、等待采用」阶段。接下来需要观察三件事：哪家存储厂率先推出 SPHBM4 产品，大型云厂商是否把该设计纳入自研 ASIC，以及 JEDEC 是否公开完整技术细节。

Damnang 是一名长期关注半导体和 AI 基础设施的分析师，其 Substack 主要发布半导体、存储器、先进封装、晶圆代工和 AI 芯片产业链分析，特点是把复杂工程问题拆解成投资者也能理解的产业逻辑。